【IC设计】数字IC_FPGA秋招手撕代码总结
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总结下秋招需要学习的手撕代码题，还有很多不足之处陆续补充！
FIFO
【IC设计】同步FIFO设计（Verilog源码、参数化设计、面试必备）
分频
【IC设计】任意倍数占空比为50%的奇数分频和偶数分频（Verilog源码、仿真波形、讲解）
边沿检测
【IC设计】边沿检测电路（上升沿、下降沿、双沿，附带源代码和仿真波形）
锁存器
状态机
文章作者: TDppy
文章链接: https://www.whyc.fun/2024/Q2/ic-design-digital-ic-fpga-autumn-recruitment-hand-tear-code-summary/
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创建单口RAM IPIP Catalog中选择单口RAM IP Basic Port A Options Other Options 仿真找到IP例化原语IP Sources-Instantiation Template-veo文件中找到IP例化原语 编写Testbench创建single_port_ram_test.v，代码如下： 12345678910111213141516171819202122232425262728293031323334353637383940414243444546474849505152535455565758596061626364656667686970717273747576777879808182838485868788899091929394959697`timescale 1ns / 1ps//功能：测试单口ram//ena means port a clock enable://enables read,write and reset operations through port A.Optional in all conf...
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Xilinx Zynq SoC 系列针对不同的应用领域，Xilinx 公司设计开发了各种逻辑资源规模和集成各种外设功能的 Zynq SOC 器件，包括专为成本优化的 Zynq-7000 平台，面向高性能实时计算应用领域的 Zynq UltraScale+ MPSoC，面向射频通信的 Zynq UltraScale+ RFSoC，以及具备高度可扩展特性的自适应加速平台 ACAP。 专为成本优化的 Zynq-7000 平台Zynq-7000 SoC 属于成本优化的可扩展 SoC 平台，该系列器件集成了单核或双核的 Arm Cortex-A9，28nm 7 系列可编程逻辑，以及速率高达 12.5G 的收发器。Zynq-7000 SoC 非常适合以下应用领域：ADAS医疗内窥镜小型蜂窝基带专业相机机器视觉电信级以太网回传多功能打印机 面向高性能实时计算应用领域的 Zynq UltraScale+ MPSoCZynq UltraScale+ MPSoC 器件不仅提供 64 位可扩展性处理器，同时还将实时控制与软硬件引擎相结合，支持图形、视频、波形与数据包处理。置于包含通用实时...
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这篇博客将针对AMD Zynq 7000 SoC ZC706 Evaluation Kit板卡(对应Vivado创建工程时FPGA型号：XC7Z045ffg900-2)实现基本的点灯程序。 假定已知的前置知识本文对以下内容不再介绍， 使用Vivado进行综合、实现、生成比特流并烧录FPGA FPGA的概念、Verilog的基础语法 需求：板卡时钟为200MHz，让板子上的一个LED灯保持0.5秒亮，0.5秒灭。 注意点：①板卡使用JTAG接口烧录时，必须将SW4拨为01，如图所示： ②ZC706的时钟都是差分时钟，必须使用Verilog原语将其转换为单端时钟才可以直接使用： IBUFGDS IBUFGDS_inst( .O(single_clock), //Clock buffer Output .I(clk_p), //Diff_p clock buffer input (connect directly to top-level port) .IB(clk_n) //Diff_n clock buffer input(conne...
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【准研一学习】狂肝15小时整理的Verilog语言入门知识
闲言稍叙Verilog和VHDL就是目前使用最多的两个硬件描述语言(HDL)，如果阅读本文的你也是Verilog新手，这部分闲言或许对你有所启发。 作者本科是计算机科学与技术专业，现在是准研一，方向和硬件相关。由于学艺不精，只会点C、Java，电路、信号、单片机等硬件课程都只懂皮毛。由于课题组研究需要，学习了Verilog语言并总结为本文。 C语言是软件描述语言，编码的核心目的在于经过编译、链接后能够产生机器能够识别的指令序列，进而完成代码功能。而Verilog是硬件描述语言，编码的核心目的在于描述门与门之间的连接，通过综合、实现所写的代码，产生可以转化为芯片的图纸，交由厂商通过光刻来生产所设计的电路，最终经过封装、测试，即通常所称的芯片。 要学习Verilog首先需要一个编程平台，有Vivado、Modelsim等，其中Vivado是用的最多的，但是运行比较慢，Modelsim运行的快，但是界面丑，这个看个人喜好安装就好。 有编程平台后，通过在网站上刷题和看书，逐渐就可以上手了。那么下面列举出我学习Verilog所使用过的网站、书籍： 网站：1.HDLBits网站地址该网站是全...